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Diseño para escaneo de límites, JTAG, prueba

Diseño para escaneo de límites, JTAG, prueba

El escaneo de límites, o como también se denomina JTAG, es una poderosa tecnología de prueba que se puede utilizar para probar los conjuntos de circuitos impresos compactos y altamente complejos de la actualidad. El escaneo de límites proporciona un medio muy eficaz de probar circuitos donde el acceso no es posible o conveniente utilizando otras tecnologías de prueba. Se ha comprobado que el acceso necesario para técnicas como la prueba en circuito y el ATE funcional a menudo no es suficiente para realizar una prueba satisfactoria de todo el circuito. Sin embargo, el escaneo de límites JTAG es capaz de proporcionar una prueba completa de muchos circuitos siempre que el circuito esté diseñado para permitir el uso de técnicas de escaneo de límites JTAG.

JTAG, el escaneo de límites se define en IEEE 1149.1, que describe una interfaz en serie de cuatro cables (se puede usar un quinto cable, pero es opcional) para probar placas de circuito impreso y circuitos integrados donde el acceso es limitado. Se usa ampliamente en chips VLSI como microprocesadores, chips DSP, FPGA y similares. Estos circuitos integrados tienen registros de desplazamiento de exploración de límites incorporados junto con una máquina de estado que permite realizar las pruebas sin la necesidad de acceder físicamente a todos los nodos de la placa o dispositivo. De esta manera, el escaneo de límites es una tecnología de prueba ideal para muchos de los escenarios de prueba actuales.

Al diseñar un circuito que puede utilizar JTAG, técnicas de prueba de escaneo de límites, hay algunos elementos que son obligatorios, mientras que otros hacen que las pruebas sean más efectivas o más fáciles de adaptar. Sin embargo, incorporar tantas técnicas como sea posible en el diseño permitirá realizar la mejor prueba y encontrar la mayoría de los problemas, ya sea durante la fase de desarrollo del producto o durante la producción o la prueba de campo.

Selección de componentes para JTAG, escaneo de límites

En cualquier diseño, la elección de los componentes puede tener un gran impacto en el concepto general del artículo. Esto es cierto cuando se considera el uso de técnicas de exploración de límites / JTAG para probar una placa de circuito impreso. Es importante que los componentes que se incluyen en el circuito que se probarán mediante exploración de límites se elijan para adaptarse a las pruebas que utilizan esta metodología.

  • Elija dispositivos compatibles con escaneo de límites Una de las consideraciones principales al diseñar cualquier circuito es elegir los componentes principales que se utilizarán. Si se prevé una prueba de escaneo de límites, es necesario asegurarse de que los componentes principales cumplan con IEEE 1149.1. En la actualidad, la mayoría de los circuitos integrados VLSI son compatibles con 1149.1, pero algunos de los chips más pequeños pueden no serlo, o la inclusión de JTAG puede ser opcional. Siempre que haya una opción, asegúrese de que se incluya la versión con escaneo de límites.
  • Evite componentes con conexiones de doble función Siempre que sea posible, evite el uso de circuitos integrados en los que se asigne una doble funcionalidad a los pines JTAG.
  • Asegúrese de que todos los dispositivos sean compatibles con las instrucciones IEEE 1149.1 requeridas Incluso cuando se han elegido dispositivos compatibles con escaneo de límites, es necesario asegurarse de que admitan los conjuntos de instrucciones requeridos. Por lo general, es necesario asegurarse de que MUESTRA / PRECARGA, EXTEST y DERIVACIÓN sean todos satisfactorios. Estos son obligatorios, por lo que cualquier dispositivo IEEE 1149.1 debería admitirlos. Sin embargo, también es aconsejable elegir dispositivos que admitan las instrucciones HIGHZ e IDCODE.

Diseño de circuito para JTAG, escaneo de límites

Una vez que se han elegido los componentes requeridos, es necesario asegurarse de que el diseño del circuito permita una prueba fácil y un acceso máximo cuando se utiliza el escaneo de límites / JTAG. Hay una serie de técnicas disponibles para garantizar que se pueda hacer el máximo uso de IEEE 1149.1.

  • Conexión correcta de señales JTAG Para garantizar el correcto funcionamiento de la prueba de escaneo de límites, es necesario conectar las señales del Puerto de acceso de prueba (TAP) (TCK, TMS y, si está presente, TRST) en paralelo a todos los dispositivos compatibles con IEEE 1149.1. Luego, el TDI y el TDO se utilizan para formar la cadena tipo margarita en serie alrededor de los dispositivos, lo que permite que los datos en serie pasen de un chip al siguiente. Los datos se envían al TDI del primer chip, y luego el TDO del primer chip se conecta al TDI del siguiente y así sucesivamente. Finalmente, los datos se toman del TDO del último IC en la cadena tipo margarita.
  • Circuito de partición según fabricantes de componentes A menudo es necesario separar los FPGA o cPLD de diferentes fabricantes porque utilizan diferentes herramientas de configuración. En vista de la operación diferente en algunas circunstancias, es más fácil dividir las cadenas de exploración de límites para que las herramientas de los fabricantes individuales puedan comunicarse con los dispositivos relevantes.

Conector JTAG

Un aspecto importante asociado con cualquier forma de prueba electrónica, y esto incluye JTAG, el escaneo de límites es el acceso de prueba. Obviamente, esto es importante en términos de elegir componentes y diseñar el circuito correctamente. Sin embargo, el acceso físico es igualmente importante. Para garantizar que los circuitos se puedan probar fácilmente, muchas placas incluyen un conector JTAG específicamente para la prueba. Este conector JTAG puede ser un artículo de muy bajo costo ya que solo necesita usarse durante las fases de producción y prueba del producto. Sin embargo, es muy importante un buen acceso de prueba confiable. El conector JTAG puede ahorrar tiempo, especialmente si proporciona un rendimiento muy confiable donde otros métodos pueden no ser tan confiables. La baja confiabilidad puede llevar a muchos problemas de búsqueda de fallas en la casa de tiempo perdido asociados solo con el acceso de prueba. En vista de esto y la facilidad de realizar las pruebas, un conector JTAG puede ser una adición rentable a una placa en muchos casos. Por lo tanto, un conector JTAG debe considerarse como una de las consideraciones de diseño en la primera parte de la fase de diseño de un producto.

Este no es un resumen exhaustivo de todas las precauciones que se deben tomar al diseñar una placa de circuito que utilizará el escaneo de límites JTAG. Sin embargo, proporciona una guía útil sobre algunos de los conceptos básicos que pueden emplearse.

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