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Operación y sincronización del control SDRAM

Operación y sincronización del control SDRAM


La DRAM síncrona ofrece muchas ventajas en términos de velocidad y funcionamiento. La sincronización y el funcionamiento de las señales de control es clave para el buen funcionamiento de esta forma de memoria.

Para que la SDRAM funcione correctamente, la sincronización de la línea de control debe manejarse correctamente para un funcionamiento preciso.

Naturalmente, existen cuestiones de funcionamiento y sincronización que son diferentes a otras formas de memoria.

Operación de la señal de control SDRAM

La operación asíncrona de DRAM provocó muchos desafíos de diseño porque se interconectaba con un sistema de procesador síncrono. Estos problemas se hicieron más evidentes a medida que aumentaban las velocidades del procesador.

Memoria de acceso aleatorio dinámica síncrona, SDRAM se ejecuta de forma síncrona con los comandos sincronizados con el flanco ascendente del reloj.

Hay varias acciones que puede realizar la memoria. Estos están determinados por el estado de las señales de comando en el flanco ascendente del reloj.

Hay seis señales de control que se utilizan para la operación SDRAM.

  • / Estroboscópico de dirección de columna CAS Junto con / RAS y / WE, esta línea de control en la SDRAM selecciona uno de los 8 comandos.
  • Activar reloj CKE Cuando esta señal es baja, y después de un ciclo de reloj, la SDRAM se inhibe y no se interpretan comandos a pesar del estado de otras líneas.

    La SDRAM se activa en el flanco ascendente del reloj después de que CKE se hace alto.

  • / Selección de chip CS Esta línea se utiliza cuando se utilizan varios chips juntos y permite la selección de una SDRAM en particular. Cuando esta línea es alta, el chip ignora todas las demás entradas excepto CKE.
  • Máscara de datos DQM La línea DQM se utiliza para suprimir los datos de E / S cuando es alta. Para las acciones de lectura, cuando la línea DQM se afirma en alto dos ciclos antes de un ciclo de lectura, los datos leídos no salen del chip.

    Hay una línea DQM por cada 8 bits en un chip de memoria x16 o DIMM

  • / Estroboscópico de dirección de fila RAS La línea / RAS es un bit de comando que permite la elección de uno de los ocho comandos cuando se afirma junto con / CAS y / WE.
  • / WE Write enable Esta línea se usa generalmente junto con / CAS y / RAS, pero normalmente distingue los comandos de lectura de los de escritura.

Hay muchos comandos que se pueden enviar. La mayoría de las operaciones comprenden varios comandos diferentes. Por ejemplo, una secuencia típica puede comprender los siguientes comandos:

  1. Activar: Esto envía una dirección de fila a la SDRAM para abrir una fila, es decir, una página.
  2. Deseleccionar comandos: Estos comandos dentro de la operación de SDRAM general satisfacen los requisitos de tiempo para la memoria.
  3. Leer o escribir: Este se envía con la dirección de la columna. Con una fila abierta, se pueden ejecutar varios comandos de lectura o escritura. Esto permite una actividad mucho más rápida ya que no es necesario abrir o desactivar nuevas filas.
  4. Precarga: Se requiere un comando de precarga para cerrar una fila antes de poder abrir una nueva fila.

Sincronización SDRAM

SDRAM tiene ventajas significativas sobre la RAM más tradicional. Una de las formas en que ha podido lograr esto es utilizando la sincronización del sistema para lograr un uso más eficiente del tiempo. Por tanto, la sincronización de SDRAM es de gran importancia.

Hay una serie de tiempos de SDRAM que son de gran importancia:

  • Latencia CAS: La latencia CAS es el tiempo entre el suministro de una dirección de columna y la recepción de los datos correspondientes. Para cualquier sistema, la latencia CAS se programa en el registro de modo de la SDRAM y es esperada por el controlador de la DRAM. Se define en términos de un número específico de ciclos de reloj.
  • Leer el tiempo del ciclo: Este elemento de la sincronización de SDRAM es el tiempo entre operaciones de lectura sucesivas hasta una fila abierta. Las cifras típicas son del orden de 5 ns.

Estos son los principales elementos de control y temporización que se utilizan para el funcionamiento de SDRAM. Estos controles y los elementos de temporización permiten que la SDRAM interactúe con la temporización del procesador y, de esta manera, opere de manera eficaz.

Ver el vídeo: Writing a SDRAM memory controller in Verilog! FPGA RISCV (Octubre 2020).